讲学名称: Multi-Core/Multithreading CPU/FPU/CACHE/TLB Design in Verilog HDL
　　对 象：硕士生、博士生、高年级本科生
　　日 期：2009年9月14－18日
　　时 间：上午：8:30－11:30；下午：2:00－5:00
　　地 点：曹光彪西楼304
　　内容简介:
　　本讲座讲解如何使用 Verilog HDL (硬件描述语言) 来设计一个多核/多线程的流水线 CPU。CPU 中包括整数部件 IU、浮点部件 FPU、指令 CACHE、数据 CACHE、指令 TLB、数据 TLB 以及异常处理等。FPU 能执行浮点加减乘除及开方指令。加减法使用先行进位算法、浮点乘法采用 Wallace-Tree 结构、除法和开方使用 Newton-Raphson 算法。